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一种基于DDS和PLL技术本振源的设计与是嘛

发布时间:2021-07-12 01:41:00 阅读: 来源:玻璃杯厂家
一种基于DDS和PLL技术本振源的设计与是嘛

一种基于DDS和PLL技术本振源的设计与实现

0 引 言

频率合成技术作为现在电子系统中的一种关键技术,已广泛应用于通信、雷达、电子对抗、定位导航、广播电视、遥测遥控、仪器仪表等许多领域并得到了快速的发展,它是用一个或多个高稳定、高精确度的标准频率源作为参考,通过对频率进行加、减、乘、除等一系列变换,从而产生同样高稳定度和精确度的大量离散频率的技术。频率合成器的实现方式有4种:直接模拟频率合成器(DAS)、锁相环频率合成器(PLL)、直接数字频率合成器(DDS)和混合结构(PLL+DDS)。其中,第1种已很少使用,第2~4种都有广泛的使用。应根据频率合成器的使用场合、指标要求确定具体使用哪种方案。

随着电子技术的不断发展,各类电子系统对频率合成器的要求越来越高,对相位噪声、频率转换时间、频率分辨率、相对工作带宽、体积及功耗等多种指标也提出了更高的要求。在某项课题研究中,根据接收机的结构,接收机需要频综部分提供一个1 514 MHz(77 200 MHz/51△1 514 MHz)的下变频本振信号,为实现载波同步,需要快速地调整下变频本振信号的频率、相位,其频率调整范围不大,在10 MHz以内。如果单独选用锁相环频率合成器(PLL),则可实现结构简单、体积小、易于集成、调试方便、杂散低等优点,但是频率转换时间相对较长,而直接数字频率合成器(DDS)是一个全数字化的系统,具有易于集成、极快的跳频速度、极高的频率分辨率和频率切换时相位连续等优点,缺点就是杂散比较大、输出频率低。所以根据这两种频率合成器的特点,本文采用DDS和PLL相结合,利用DDS作为参考信号源,以DDS激励PLL的频率合成方案。

1 系统原理

以DDS激励PLL的基本原理组成框图如图1所示,采用高稳定的石英晶体振荡器作为DDS的参考时钟源;通过FPGA把频率控制字和相位控制字写入DDS内部的寄存器中,DDS便可以产生一个频率和相位都可编程控制的模拟正弦波输出;然后把DDS的输出信号作为PLL的参考信号;最后根据期望输出的信号频率,设定分频器的分频比N,便得到了频率为DDS输出频率N/R倍的时钟信号。

这种结构利用DDS的高分辨率保证了足够小的频率步进,同时PLL的带通特性很好地抑制了DDS输出频谱中的部分杂散。该方案实现了DDS和PLL的优势互补,兼顾了各个方面的性能,所以此方案实现的本振源做到了比较高的频率、较快的频率转换速度和较高的频率分辨率,同时也很好说明测力活塞应转换地保证了系统杂散和相位噪声性能。

2 电路设计

本设计系统的整个电路主要包括两大部分,即DDS部分和PLL部分。

2.1 DDS部分

DDS部分的时钟输入选用100 MHz的恒温晶体振荡器;DDS部分的核心采用美国AD公司生产的大规模集成芯片AD9954,它是用先进的DDS技术开发的高集成度DDS器件,内置高速、高性能D/A转换器及超高速比较器,可作为数字编程控制的频率合成器,能产生0~160 MHz的正弦波信号。AD9954内含1 024 32 b静态RAM,利用该RAM可实现高速调制,并支持几种扫描模式。AD9954可提供自定义的线性扫描操作模式,通过AD9954的串行I/O口输入控制字可实现快速变频且具有良好的频率分辨率。其应用范围包括灵敏频率合成器、可编程时钟发生器、雷达和扫描系统的FM调制源以及测试和测量装置等,其内部结构如图2所示。

DDS电路设计应遵循的主要原则是使其输出信号具有较好的控制时序、较低的相位噪声和窄带杂散,其次是正确的电路铺设和连接,DDS的外围电路并不复杂,主要由低压差稳压电源NCP1117和低通滤波器SCLF-30等组成。AD9954频率控制字为32位,在本应用中系统工作时钟为100 MHz,输出时钟的频率分辨率△f1=100 MHz/232=0.023 Hz。AD9954相位控制字为14位,输出时钟的相位分辨率△ 1=360 /214=0.022。

2.2 PLL部分

PLL部分主要包括预分频器、分频器、鉴相器、环路滤波器和 VCO。根据设计需要采用锁相环频率合成器集成芯片ADF4112,它集成了预分频器、分频器、鉴相器等各种重要部件,如图3所示。它由一个低噪声数字鉴相器、一个高精度电荷泵、一个可编程参考分频器(R分频器)、一个可编程A,B计数器以及一个双模分频器P/P+1组成。6位A计数器、13位B计数器与双模分频器P/P+1共同组成了N分频器,分频比N=BP+A。数字鉴相器用来对R计数器和N计数器的输出相位进行比较,然后输出一个与二者相位误差成比例的误差电压。鉴相器内部还有一个可编程延迟单元,用来控制翻转脉冲的宽度,这个翻加上社会公众在可延续发展方面的意识也日趋增强转脉冲保证鉴相器的传递函数没有死区,因此降低了相位噪声和参考杂散。该芯片的主要性能特点如下:

工作电压:2.7~5.5 V,同时还提供外部可调的电荷泵电压调节功能;最高鉴相频率为55 MHz,最高RF输入频率达3 GHz;具有四组可编程双模分频器8/9,16/19,32/33,64/65;内置可编程电荷泵电流和可编程反冲脉宽功能;编程控制采用3线串行接口;能够进行模拟和数字锁定检测;软、硬件断电模式;具有良好的相位噪声参数。

该芯片的高集成性能,使其只需外加一个环路滤波器和压控振荡器(VCO),就可以构成一个完整的低噪声、低功耗、高稳定度、高可靠性的频率合成器,输出频率fVCO=(PB+A)fREFIN/R,其中fREFIN为参考频率,频率步进等于fREFIN/R。芯片使能端CE直接与电源连接,鉴相频率取1.96 MHz,DDS输出的100/3 MHz从REF输入,参考分频比R=17;VCO分两路输出,一路作为频综输出,另外一路输出至ADF4112的RF端,经N分频后与来自R分频器的参考频率进行鉴相并产生一个误差信号,该误差信号从CP输出经有源三阶环路滤波后驱动VCO,最终锁定在1 在工作站中的显示发现作动器的行程只有 10mm,正常情况下应为 50mm,认为系统设定出现问题,需重新设定系统.重新设定作动器的行程为 50mm以后,在工作站的显示板上的显示值仍不正确,故认为只有重新标定位移系统,才能解决此故障514 MHz的频点上。调整环路滤波电路中的电阻和电容可以改变环路参数,阻尼系数取0.707。这里分频比N=1 514/[(100/3)/R]=772,P取8,R为17,由N=BP+A得B=96,A=4。4个24位锁存器的初始化设置如下:

FUNCTIN锁存器:0x0C 0xA0 0x92;

INITIALIZATION锁存器:0x0C 0xA0 0x93;

R计数锁存器:0x10 Ox00 Ox44;

AB计数锁存器:0x00 0x60 0x11。

环路滤波器电路是锁相环电路中较重要的一个部分,它的性能好坏直接关系到锁相输出的相位噪声和杂散指标。它可以由AD公司提供的PLL仿真软件ADIsimPLL ver 3.O直接生成,根据设计要求,采用三阶无源超前滞后滤波器,各项参数设置如下:输出频率设为1.513 725 49 GHz,N为772,鉴相频率设为1.960 784 31 MHz,压控振荡器增益KVCO设为25.9 MHz/V,环路带宽设为10 kHz,相位裕量设为45 ,最终生成电路如图4所示。

压控振荡器部分的芯片选取主要考虑以下几个方面:具有一定的压控灵敏度;控制特性的线性好;开环相位噪声低;频率稳定度高等。基于以上原因,选取Mini-circuits公司的宽带低相噪器件ROS-+,其主要技术性能如表1所示。

3 结果分析

系统的相位噪声主要由PLL的相噪性能决定,而其杂散性能则取决于DDS。PLL相位噪声主要由三部分组成:VCO固有的相位噪声;鉴相器、环路滤波器、分频器的相位噪声以及参考频率的相位噪声。根据PLL仿真软件ADIsimPLL ver 3.0的仿真结果,得出系统在10 kHz处相位噪声指标为-91.96 dBc/Hz,与实验所得结果比较接近;DDS的杂散主要是由于相位舍位造成的相位截断杂散、幅度量化误差造成的杂散以及由于DAC非线性引起的杂散,经过实际测量杂散优于-65 dBc;系统输出时钟的频率分辨率=DDS输出的频率分辨率 (N/R)=0.023 (772/17)=1.044 Hz;DDS的配置时间约为32 4+24 (1/100)=368 ns;PLL的锁定时间约为619 s;最终输出频率为1 513.796 MHz。

用频谱仪测得的合成器输出频谱图如图5所示。

4 结 语

实验表明:本设计采用DDS激励PLL的频率合成方案产生的1 514 MHz的本振源,频率稳定、可靠,满足了系统高精度和宽频带的需利用前景10分广泛要,而且该电路可以通过仿真确定电路参数,通过FPGA控制输出频率,调试简单,性能稳定。采用DDS+PLL的频率合成技术综合了DDS和PLL各自的优点,具有优良的技术性能,在工程中已得到了广泛的应用。

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